4비트 Shift 레지스터 & Test Bench

module shift_reg (d, clk, reset,q);

    input clk, d,reset;

    output [3:0] q;

    

    reg [3:0] q = 4'b0000;

always @(posedge clk)

   begin

      if(!reset)

        begin

         q <= 0;

        end

      else

        begin

         q <= q << 1;

         q[0] <= d;

        end

   end

endmodule

module tb_shiftreg4();

    

    reg D,CLK,RESET;

        

    wire [3:0]Q;

    

    shiftreg4 m(.d(D),.clk(CLK),.reset(RESET),.q(Q));

    

    initial CLK=1'b0;

    always #5 CLK=~CLK;

    

    initial

    begin

        #5 RESET=1'b0;

        #15 RESET=1'b1;

    end

    

    initial

    begin

        #15 D=1'b0;

        #30 D=1'b1;

        #45 D=1'b1;

    end